En Puerta SR NAND biestable circuito, la condición de entrada indefinida de SET = '0' y RESET = '0' está prohibida. Es el inconveniente de las chanclas SR. Este estado:
- Anule la acción de bloqueo de retroalimentación.
- Fuerce ambas salidas a ser 1.
- Pierde el control por la entrada, que primero pasa a 1, y la otra entrada permanece en '0' por la que se controla el estado resultante del pestillo.
Necesitamos un inversor para evitar que esto suceda. Conectamos el inversor entre las entradas Set y Reset para producir otro tipo de circuito flip flop llamado chanclas D , Flip flop de retardo, Biestable tipo D, flip flop tipo D.
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La chancla D es la chancla más importante de otros tipos sincronizados. Garantiza que, al mismo tiempo, ambas entradas, es decir, S y R, nunca sean iguales a 1. El flip-flop de retardo está diseñado utilizando un chanclas SR con un inversor conectado entre las entradas que permite una única entrada D (Datos).
Esta única entrada de datos, que está etiquetada como 'D', se utiliza en lugar de la entrada 'Set' y para la entrada complementaria 'Reset', se utiliza el inversor. Por lo tanto, el flip flop tipo D o D sensible al nivel se construye a partir de un flip flop SR sensible al nivel.
Entonces, aquí S=D y R= ~D(complemento de D)
Diagrama de bloques
Diagrama de circuito
Sabemos que el flip-flop SR requiere dos entradas, es decir, una para 'CONFIGURAR' la salida y otra para 'RESETABLECER' la salida. Al utilizar un inversor, podemos configurar y restablecer las salidas con una sola entrada, ya que ahora las dos señales de entrada se complementan. En el flip-flop SR, cuando ambas entradas son 0, ese estado ya no es posible. Es una ambigüedad que el complemento elimina en D-flip flop.
En el flip-flop D, la entrada única 'D' se conoce como entrada 'Datos'. Cuando la entrada de datos se establece en 1, el flip-flop se configurará, y cuando se establece en 0, el flip-flop cambiará y se restablecerá. Sin embargo, esto no tendría sentido ya que la salida del flip-flop siempre cambiaría con cada pulso aplicado a esta entrada de datos.
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La entrada 'CLOCK' o 'ENABLE' se utiliza para evitar esto y aislar la entrada de datos del circuito de bloqueo del flip-flop. Cuando la entrada del reloj se establece en verdadero, la condición de entrada D solo se copia a la salida Q. Esto forma la base de otro dispositivo secuencial denominado Chanclas D .
Cuando la entrada del reloj se establece en 1, las entradas 'set' y 'reset' del flip-flop se establecen en 1. Por lo tanto, no cambiará el estado ni almacenará los datos presentes en su salida antes de que ocurriera la transición del reloj. En palabras simples, la salida está 'bloqueada' en 0 o 1.
Tabla de verdad para el flip flop tipo D
Los símbolos ↓ y ↑ indican la dirección del pulso del reloj. El flip-flop tipo D asumió estos símbolos como disparadores de borde.